Nyheter

DAC: Avatarplaneringsverktyg bygger på en enhetlig hierarkisk databas

Avatar at DAC 2018

Verktygen är byggda på ATopTech-teknik som var föremål för en rättegång från Synopsys. Därefter byggdes verktygen upp, kommandot som hade varit detsamma som Synopsys-kommandot ändrades, förklarade Lily Cheng, chef för applikationsingenjör, Avatar.

av Caroline Hayes vid DAC

Aprisa har placering, klocktrasyntes, routing, optimering och inbäddade analysmotorer för IC-design. Den stöder standarddataingångar och -utdata, inklusive Verilog, SDc, LEF / DEF, Liberty och GDSII. Den patenterade tekniken har utvecklats speciellt för att hantera designutmaningarna vid 28nm och under med dess verktyg för plats och rutt som certifierats av halvledar gjuterier för mönster vid 28nm, 20nm, 16nm, 14nm, 10nm och 7nm processnoder.

Placeringsverktyget väljer dynamiskt och automatiskt dominerande scenarier för optimering för att effektivt inkludera alla sign-off-scenarier under fysisk implementering för att minska antalet designteerationer.

Den stöder också alla EM-regler för avancerade processnoder med integrerad EM-kontroll och fixering under routing.
Interna analysmotorer korrelerar med de gjuteri-godkända sign-offverktygen för förutsägbar konstruktionstängning, förklarade Cheng.

En annan funktion är närmast sign-off timing-analys. Den inbäddade timern korrelerar med sign-off timingverktyg och stöder olika on-chip-variationer, inklusive AOCV, SBOCV, SOCV och LVF. Den stöder också grafbaserad och vägbaserad analys och optimering och avancerad signalintegritet och bulleranalys. Alla tidsfunktioner aktiveras under optimering, vilket hävdas öka hastigheten på konvergensen.

Color-aware DPT-routing är företagets patenterade dirigeringsteknik, som använder metoder för korrekt konstruktion för att undvika dubbelmönsterteknikbrott under DRC-signering.

Både UPF och CPF stöds för låg effektdriven optimering, med läckage och dynamisk kraftdriven optimering.

Apogee delar Aprisas analysmotor och databas för korrelation mellan bock och toppnivå timing. Det ger en sömlös, integrerad designmiljö för komplexa chipdesigner med låg strömförbrukning och dysstorlek. Multi-threaded och distribuerat system är konstruerat för hög beräkningsmängd.