Moscone Center, San Francisco, kommer att vara värd för DAC 25-28 juni
OneSpin Solutions och Austemper Design Systems kommer både att markera verktyg för funktionell säkerhetsverifiering. Austemper kommer att fokusera på missionskritisk systemutveckling, med KaleidoScope-verktygssuiten som stöder analog design för simultant, felaktig signalfelförökning. Den automatiserade verktygsviten har säkerhetsanalys, syntes och verifieringsmöjligheter för certifieringsorienterade applikationer. Den används för storskaliga fordonsdesigner i ADAS och autonom körning. Den samtidiga felimuleringen inkluderar simuleringar som rekommenderas av ISO 26262 för att uppfylla ASIL-kraven.
Företaget samarbetade nyligen med OneSpin Solutions för att anta en verktygsstödd metod för funktionella säkerhetsapplikationer, vilket kombinerar ett design- och verifieringsflöde som kommer att demonstreras vid OneSpin-båsen. Maskinsäkerhetsmekanismer infogas i chipdesign och OneSpin Solutions 'verktyg formellt verifierar maskinvaru säkerhetslogiken. Likvärdighetskontroll säkerställer att den infogade säkerhetslogiken inte påverkar den vanliga funktionaliteten och feldetekteringsanalysen verifierar att säkerhetsmekanismer fungerar korrekt vid slumpmässiga fel.
OneSpin marknadsför även sin Tool Qualification kit, efter verifikation av TÜV SÜD av dess verktygsutvecklingsprocesser. Startpaketet är tillgängligt för företagets 360 EC-FPGA EDA-verktyg, en automatisk sekventiell likvärdighetskontroll som hindrar FPGA-designflöden från att införa implementeringsfel. Satsen är certifierad enligt ISO 26262, IEC 61508 och EN 50128.
FPGA insikter
Fortfarande med FPGA-design, Plunify har samarbetat med Xilinx för att erbjuda Vivado designpaketet i molnet via Plunify Cloud-plattformen. Designers betalar så lite som 50c för att kompilera ett Vivado-projekt på Amazon Web Services (AWS) moln, inklusive licenser.
Företaget kommer också att visa förbättringar av sin InTime timing-stängningsprogramvara för att optimera FPGA-tidpunkten i molnet (Figur 1). InTime Optimization Metodik kan förbättra klockfrekvensen med 20 till 80% och uppfylla tidskrav i dagar, snarare än veckor via maskininlärning. Programvaran accelererar också timing stängning och optimering och nås via molnet.
Främja eFPGA-teknik, Achronix Semiconductor samarbetar med IP-specialist KASTA för att öka genomströmningen och spara besparingar i minneslagring.
De två utställarna kommer att förklara hur CASTs förlustfria komprimerings-IP har överförts till Achronix FPGA-portföljen för användning i datacenter och mobilkantsändningsapplikationer. Hårdvaruimplementeringen av den förlustfria komprimeringsstandarden för Deflate, GZIP och ZLIB är kompatibel med programvaruanvändningar som används för komprimering eller dekompression för att ge upp till 100 Gbit / s genomströmning med låg kompression och låg latens, i kombination med Speedcore eFPGA-teknik för att flytta och lagra stora data vid låg strömförbrukning.
CAST har portat sin IP till Achronix FPGAs
Energieffektivitet
Tala om strömhantering, en annan utställare, Baum, identifierar energieffektivitet som det mest underutvecklade området inom chipdesign. Dess automatiska kraftsanalys och modelleringsverktyg är utformat för fordons-, IoT-, mobil-, nätverks- och serverprojekt. PowerBaum 2.0 (Figur 3) stöder dynamisk och statisk kraft, tar in RTL- och netlist-beskrivningar och lägger till stöd för strömanalys med hårdvarulimulering. Detta säger bolaget, låter ingenjörer fixa power buggar i realistiska programvaruscenarier. Verktyget stöder också analys med godtyckliga temperaturer som specificeras av designers, för att utvärdera effekterna av temperaturen på en designs strömförbrukning.
Vid DAC kommer företaget också att introducera PowerWurzel, en gate-nivå kraftanalysmotor som ska integreras med PowerBaum för kraftmodellering.
Figur 3 Baums verktyg analyserar energieffektivitet
Cloud-baserade SoC-design och verifieringsverktyg för IC-design från Metrik Inkludera Cloud Simulator och Verifieringshanteraren, utformad för att hantera simuleringskrav och resurser, justera dem upp eller ner varje minut. Företaget hävdar att Google Cloud möjliggör obegränsad UVM-kompatibel SystemVerilog-simuleringskapacitet och inbyggd, webbaserad verifieringshantering för snabbare regressionstider, minskad kodning av stamkod och förutsägbar kodtäckning.
Förutom utställare är evenemanget värd för tekniska sessioner och ett program av nyckelord som adresserar aktuella områden. I år är Cadence värd för en handledning om funktionell säkerhet och tillförlitlighet för fordonsapplikationer, och en om maskininlärning ("Maskinlärning tar taligenkänningsprestanda till nästa nivå"). En huvudnyckel av Anna-Katrina Shedletsky, Instrumental, måndagen den 25 juni, fokuserar på "Automating Intelligence: Machine Learning and the Future of Manufacturing". Användning av ML och AI för socialhjälprobotar (SAR) utforskas i torsdagens huvudtal av Maja Matarić, Universitetet i södra Kalifornien, som kommer att presentera "Automation vs Augmentation: Socially Assistive Robotocs och Future of Work".
En annan keynote förespråkar RISC-V som ett medel för att frigöra arkitekter från egna instruktionsuppsatta arkitekturer (ISA). David A Patterson, Google och University of California, kommer att presentera "En ny guldålder för datorarkitektur: Domain Specific Accelerators och Open RISC-V".
Ett nytt område i år på DAC är Design Infrastructure Alley. Initiativet från ESD Alliance och förening för högpresterande datortekniker är ett område som är dedikerat till IT-infrastrukturen för design av elektroniska system och komponenter. Förutom datorkrav och lagringskrav för design och hantering av molnutnyttjandet finns en dedikerad design-on-the-Cloud-paviljongteater som diskuterar licenshantering, nätberäkning och datasäkerhet.