Årets DAC, såväl som EDA, IP och SoC-företag, utmärkte sig av antalet branschorganisationer som främja deras specifika varumärke av teknik och fastställer standarder som branschen bör följa.

Accellera , kroppsfrämjande systemnivådesign, modellering och verifieringsstandarder, var kopplad till flera av branschens ledande företag med meddelanden om EDA och IP-standarder.

Accelleras uppdrag är att tillhandahålla ett plattformsspråk för att förbättra design och verifiering och produktivitet av elektronikprodukter, säger Lu Dai, teknisk chef vid Qualcomm och Accellera-stol vid meddelandet av Portable Test and Stimulus Standard (PSS) 1.0 som godkändes av organisationen.

Specifikationen - tillgänglig för gratis nedladdning - gör att användaren kan specificera verifieringsintentioner och beteenden en gång och använda dem över flera implementeringar och plattformar.

Den nya standarden är tillgänglig omedelbart till ladda ner gratis.

En enda representation av stimulans- och testscenarier för SoC-test och täckningsberäkningar för maskinvaru- och mjukvaruverifiering kan användas av många användare på olika nivåer av integration och under olika konfigurationer för att generera simulering, emulering, FPGA prototyper och implementeringar efter kisel.

Dai tror att standarden kommer att ha en "djupgående inverkan" på branschen, eftersom det skiftar fokus från systemnivåverifiering och ökar designers produktivitet genom att kunna använda en testspecifikation som är bärbar över flera plattformar för design och verifiering.

Standarden definierar ett domänsspecifikt språk och medföljande semantiskt ekvivalenta C ++-klassdeklarationer och skapar en enda representation av stimulans- och testscenarier baserade på objektorienterade programmeringsspråk, maskinvaruverifierings språk och beteendemodellande språk. Resultatet kan användas av hela designteamet, från verifierings-, test- och designdiscipliner, och under olika konfigurationer och välja de bästa verktygen från olika leverantörer för verifikationskrav. Standarden använder inbyggda konstruktioner för dataflöde, samtidighet och synkronisering, resurskrav och tillstånd och övergångar.

Vid DAC, Kadens meddelade att dess Perspec System Verifier designverktyget stöder standarden Portable Test and Stimulus. Del av Bekräftare en uppsättning verktyg, det automatiserar automation, mobil och server SoC täckningsluckningar, och det hävdas också att förbättra systemnivå testproduktivitet med en faktor 10.

Perspec System Verifier ger ett abstrakt modellbaserat tillvägagångssätt för att definiera SoC-användarfall från PSS-modellen och använder Unified Modeling Language (UML) aktivitetsdiagram för att visualisera de genererade testen.

Perspec System Verifier-testen är optimerade för varje verktyg i Verifieringspaketet, inklusive Cadence Xcelium Parallel Logic Simulation, Palladium Z1 Enterprise Emulationsplattformen och Protium S1 FPGA-baserad prototypplattform. Verktyget integreras också med företagets vManager Metric-Driven Signoff-plattform för att stödja den nya användningsskyddsområdet i PSS. Det genererar test som kan använda Verification IP (VIP), så att verifieringsinnehållet kan återanvändas via PSS-metoden, för att accelerera SoC-verifiering.

Ett annat företag som stöder PSS är Mentor. Företagets kommande release av Questa inFact-verktyget kommer att stödja standarden. (Företaget donerade sin Questa inFact-teknik till organisationen 2014 och det är grunden till standarden, påstår företaget.)

Den anser att PSS kommer att öka antagandet bärbar stimulans till bredare, vanlig användning och hjälpa IC-ingenjörer att effektivt samarbeta med produktdesignen för nya och nya marknader, såsom artificiell intelligens (AI), 5G-trådlös kommunikation och autonom körning.

Questa inFact använder maskininlärning och data miningsteknik för att öka produktiviteten med upp till 40 procent, säger Mentor och över flera faser av IC-utveckling. Designers kan slutföra prestanda- och strömanalys på IC-nivå, verifikationsingenjörer kan uppnå högre täckningsnivåer på mindre tid, medan valideringsingenjörer kan helt integrera hårdvara och programvara, och testingenjörerna kan analysera och optimera sina regressionsmiljöer, förklarade Mark Olen, produkt marknadsföring gruppchef, Mentor IC Verification Solutions division.

Företaget har raffinerat verktyget för att följa PSS när det utvecklats och har lagt till tillämpad klassificeringsmaskininlärning till sin grafbaserade Questa inFact-teknik för att möjliggöra att målningen av scenarier ännu inte kontrollerats. Detta påskyndar mötesdäcksmålen på IP-blocknivå och ökar användbarheten av barometermätning på IC-nivå. Verktyget lär sig från varje efterföljande scenario under simulering eller emulering.

Tillämpningen av data miningsteknik förlänger tillämpningen av bärbar stimulans utöver verifieringen. Det gör det möjligt för verktyget att samla in och korrelera transaktionsnivåaktivitet för att karakterisera IC-designprestandaparametrar, såsom tygdirigeringseffektivitet och bandbredd, systemnivå latens, cachekoherens, skiljedomseffektivitet, out-of-order-utförande och opcode-prestanda. Det kan också analysera och optimera regressionsmiljöer, för att undvika behovet av simulering och emuleringscykler.

Verktyget kan användas för att generera UVM SystemVerilog testscenarier för funktionell täckning på IP-blocknivå med Questa-simulatorn och sedan återanvända testscenarierna för att generera C / C ++-test för trafikgenerering vid IC-nivåverifiering med företagets Veloce-emulator . Det kan också användas för att generera sammansättningskod på systemnivå för instruktionsuppsättning och C / C ++-scenarier för arkitektonisk utforskning med Vista Virtual Prototyping-systemet. När den används med Mentors Catapult High Level Synthesis verktygssats kan det generera C / C + + scenarier före och RTL test efter beteendesyntes.